跟踪雷达的高速实时信号处理系统研究与设计

1 引 言

      跟踪雷达是重要的现代雷达体制之一，可以对目标进行连续跟踪并获取目标航迹信息，以便进行瞄准计算。为了实现跟踪作用，要求波束的主瓣指向目标后，波束也必须连续跟随目标移动，以保证天线波束的主瓣指向不断地对准运动目标，并随时测定目标的瞬时坐标数据，以实现天线对目标的跟踪。随着导弹、火箭、人造卫星和宇航技术的发展，采用顺序比较波瓣法的圆锥扫描天线体制已经不能满足跟踪高速飞行器的要求。而单脉冲跟踪由于采用同时比较波瓣法，获取误差信号迅速，跟踪速度快，误差信号只与接收到的几个波束的回波脉冲幅度的相对值有关，不存在目标起伏干扰，因此角跟踪精度高，抗干扰能力强，而且获取目标距离信息的波束在天线轴向辐射最强，使得雷达的作用距离也远。 跟踪雷达对回波信号的特征提取和目标识别对数据的运算量和吞吐量都提出了特殊要求：即要求对和差通道正交两路回波信号同时进行采集，并实现高速传输、实时大容量处理。因此，其对处理性能的高要求使得大规模实时并行数字信号处理得到广泛应用。

      文中介绍了基于多片ADSP-TS101芯片的某跟踪雷达的高性能处理系统的设计。系统利用DSP软件编程完成跟踪雷达信号处理算法的实现，设计时充分利用ADSP-TS101芯片的内部资源，发挥其性能，合理地解决了高速数据率问题，在存储雷达回波信号的同时，完成了对雷达回波信号高速实时的并行处理。

2 系统构成

      系统为振幅和差单脉冲跟踪雷达，在对目标的跟踪时，只收到一个回波脉冲即可得到目标的全部信息(距离、仰角和方位角)。为了实现距离、角度上的高精度跟踪，系统距离跟踪采用数字式距离跟踪，通过对雷达回波信号进行频域分析，利用回波信号的相移或频移与时延的对应关系得出距离信息。角度信息的提取和跟踪采用比幅式单脉冲。系统将回波信号在AD板中进行采样及中频正交检波后输出I，Q两路数据。在运算板中对数据做脉冲压缩处理后提取目标的距离信息，再通过动目标检测模块，进行相参积累、求模、恒虚警处理就可以实时、有效、准确地检测出目标的距离、速度以及相对于雷达的俯仰角、方位角和角误差，其中俯仰角、方位角与角误差是在差通道中分时处理获取。该系统构成如图1所示。

3 系统设计与实现

3.1硬件平台

      跟踪雷达的处理系统硬件由A／D板、定时板、和差通道运算板组成。A／D板可通过A／D转换器完成对外部和差两路通道信号的模数转换，并且在FPGA内对数字信号进行正交中频检波，缓存并送出到运算板。从A／D采样精度和速度综合考虑，选择14 b的A／D转换器，其采样率可达到100 M，可以满足系统对12 b有效位数和40 MHz采样速率的要求。由于FPGA具有门阵列的高逻辑密度和高可靠性，使用FPGA实现正交中频检波具有更快的处理速度及良好的升级和扩展性。定时板是由一片AT91RM9200和一片FPGA构成的，其中AT91RM9200起控制作用，他通过从RS 422串口接收到外部主机的控制命令，对内部系统进行控制，同时根据从和差通道运算板传人的距离、速度、角误差等数据，产生相应的控制命令。而FPGA主要功能是进行高速数据传送，并由外部传人的差分时序定时信号，产生AD板、和差通道板相应的定时信号。运算板通过FPGA完成与外界信息交互以及对DSP的运算控制，利用4片DSP芯片完成雷达信号处理，后将运算完的数据再由FPGA回传到定时板，由此可见DSP在整个运算过程中起着核心的作用。

      该系统的运算板将和差通道分开处理，和、差通道运算板采用同样的设计，两块运算板计算之后进行综合求取目标的方位信息。考虑到系统的实际功能及通用性和可扩展性，运算板采用1片FPGA与4片DSP组合构成，其组成框图如图2所示。基于实现功能和性能，所用FPGA为Cyclone II系列。而DSP采用AD公司新一代Tiger-SHARC结构的高性能定点／浮点数字信号处理器ADSP-TS101，他具有很强的数据处理能力和非常高的运算速度，片内有高达6 Mb的双口RlAM。另外，多条相互独立的总线和强大的通信能力，使其可以方便地构成性能更高的多处理器并行信号处理系统。运算板4片DSP以松耦合的链路方式进行无缝连接，每片DSP可单独工作。在硬件设计时，前一片DSP的FLAG0引脚连到下一片DSP的中断引脚IQR0，这样就可以用中断机制控制链路口的传输。每个DSP的其余中断引脚和FLAG引脚都与FPGA相连，从而不直接相连的DSP之间可以通过FPGA进行通信。DSP1通过FLASH加载程序，DSP2，DSP3，DSP4的程序通过链路口串行加载。加载完成后，程序进入等待状态，一直到中断来到时，开始运行主程序，完成处理任务。
 
3.2软件设计

      软件编程最重要的是软件处理的高效性，因此在设计信号处理软件时，要对每个模块的运算高效性做详细的分析。基于系统硬件构成，主要介绍对运算板2片DSP编程，完成对雷达回波信号的脉冲压缩、动目标检测(MTD)的运算实现。系统运算板中，DSP1通过并行总线使用DMA握手的方式读入中频解调后的和／差通道I、Q路数据，对数据进行脉冲压缩。后将处理的数据按波门通过链路口1发送给DSP2。DSP2对脉压数据经过32个周期的积累后，采用FFT实现窄带多普勒滤波器组，完成相参积累，并对结果进行求模、恒虚警处理，最后将处理结果通过链路口0传送给DSP4。

      系统中需对32个通道(周期)的数据依次进行脉压后做相参积累和CFAR。为了实现并行处理，提高DSP处理速度，实现数据处理的连续性和等待数据传输时间的最小，在设计中将DMA传输与内核并行工作。具体做法是将DSP的输人RAM逻辑上分成两个大小相等的部分A和B。当外部数据向A(B)写数据时，DSP从B(A)取出上一批已经存人的数据，然后进行处理。其输出RAM设置过程同输入RAM。在实现中，DSP进行完初始化后，等待外部中断的到来。外部中断是告知DSP外部数据(双口RAM中)已经准备好，可以进行处理的握手信号。进人中断后，先启动DMA进行外部数据的输入，同时内核进行对上一批输人数据的运算，存入存储区，把上一批的结果送入下一运算模块。下面给出软件设计流程图，如图3所示。

      脉冲压缩和MTD的实现都要用到FFT变换，为了在程序处理时最大可能地利用ADSP-TS101的总线资源，提高处理的速度，针对ADSP-TS101 6 Mb片上存储区分为M0，M1，M2三个区域及其各区域可具有独立总线的优点，将程序代码放在片上存储区M0，旋转因子及匹配滤波器系数放在M1，而输入及输出乒乓存储区设置到M2，这样在进行处理最耗时间的FFT／IFFT运算时，便可充分利用ADSP-TS101的指令并行优势。试验证明，这样设置比将所有参与运算的数据采用其他任何方式存放至少节省10％的指令周期。同时对FFT的旋转因子及脉压的匹配滤波器系数均事先放入存储区，进一步减少所耗费的指令周期，提高了效率。利用ADSP-TS101双运算模块，单指令多数据(SIMD)的特点，在求模和CFAR的设计中，同时进行两个距离单元的两个通道的并行处理，大大缩短了算法的实现时间。程序从CFAR算法实现的优化出发，可巧妙地避免重复的求和运算，减少算法的指令周期。

4 系统测试结果

      上述设计在实际中得到了验证，用模拟信号源产生脉冲重复周期为300μs的和差两路线性调频信号作为测试信号，然后将该信号送到被测系统中进行处理，最后通过串口将处理结果送到计算机中对目标信息进行观察验证。测试系统框图如图4所示。

      在测试部分中，AD板正交检波后以DMA握手方式将I，Q两路数据打包后送到DSP1中进行脉压，在一个脉冲发射周期内，外部数据DMA传输时间为40μs，脉压完成需198 μs，通过链路口传输数据所需时间约为5.36μs，该实现过程共需40+198+5.36=243.36μs。在实行了运算与数据传输的并行处理后实际处理时间缩小到约200μs，小于脉冲重复周期(300μs)。DSP2接收32通道数据需172 μs，相参积累的完成需118μs，求模和恒虚警的完成需336 μs，该实现过程共需172+118+336=626μs。同样，实行并行处理后实际处理时间缩小，远小于32个脉冲重复周期。由此看出，该系统满足时间要求。图5为测试一个目标的回波脉压后的结果，(a)为Matlab仿真脉压结果，(b)为DSP运行结果，二者误差很小，主副瓣比约为-28 dB。图6(a) 为MTD的结果，由x，y值可知目标fd为0，则速度为0，若每一个距离单元代表15 m，则目标在315 m。图6(b)为CFAR结果，可检测到目标在零通道的第21个距离单元处，与Matlab仿真结果相同。系统输入幅度不同的和差两路测试信号，其角误差为0.006 34°，得到的实测角误差为0.006 54°，误差很小，角跟踪精度高。这是由于系统对和差通道采用了相同的处理，减小了通道不一致性对测量的影响，提高了角跟踪精度。

5 结语

      本文以跟踪雷达的处理系统设计为背景，利用ADSP-TS101的超高性能和内部资源，采用并行化和模块化设计，将硬件平台与软件编程相结合，实现了对雷达信号的高速实时处理。对脉冲压缩、MTD、CFAR的实现过程，特别是软件设计过程中的具体问题进行了详细的讨论，最后给出一组测试结果，验证了系统对目标距离跟踪、角度跟踪的可靠性和高效性。