基于FPGA的DVI/HDMI接口实现

      在过去几年中，具有高清晰度视频显示器的一些产品大幅度增加。高清晰度视频显示器被集成在这些产品的内部，或者放在产品的外面。原始设备制造商正在期望能够利用标准的平板显示器及接口技术来降低产品的成本，并提供长期的解决方案。设计界面对着这种挑战，并继续实施低成本平板显示器驱动器，在接口的后端中提供专用化和增值的功能。

      在消费市场上，平板显示技术的增长有助于统一接口选择和降低成本。尽管首个高清晰度显示器使用了模拟分量视频接口(YCrCb)，数字技术，诸如数字视频接口(DVI)和高清晰度多媒体接口(HDMI)已经取代了大多数模拟接口。庭影院市场爆炸式的增长需要更新DVI标准。然而，需要一个庞大连接器的DVI接口限制了对数字版权管理(DRM)的支持，且缺少对单声道或多声道音频的支持。为满足演变的HDMI标准要求，它使用相同的如DVI这样的基本信号传输，支持较小的连接器，以及更大带宽(1080p分辨率)、DRM和8个通道的多格式音频。

      基于在平板领域中占主导地位的DVI和HDMI协议，原始设备制造商正在越来越多地追求他们自己的集成一种或两种技术的产品开发。

      DVI 和 HDMI标准

      HDMI规范可以传输和接收未压缩的数字流的音频/视频标准。它可以将视频和多声道音频组合至单一的数字连接，节省了多条线路连接及相关成本。对于没有音频要求的1080i分辨率显示，HDMI信号传输与DVI是向下兼容的。

      DVI和HDMI是基于称为最小化传输差分信号(T M D S)的信号传输技术 。 T M D S也有类似CML的物理信号传输电平(电流模式逻辑)。图1给出了简化的HDMI链路框图。

图1：简化的HDMI链路框图。[page]

      HDMI接口是一种带有三个T M D S通道的屏蔽电缆。默认配置是RGB ，每个通道传送一种颜色。与DVI不同， HDMI支持亮度及色度的分量(YCbCr 4:4:4和4:2:2)，并通过3个T M D S链路，支持多达8个音频通道。分开的对线以1/10X T M D S比特率传送一个同步时钟，另外的线提供了一个低速的显示特性，支持从显示器到源端的通信(EDID)。另外，HDMI还集成了辅助控制功能，如热插拔检测和针对EDID接口的电源和地。HDMI共有29个连接。接收器恢复信号的功能限制了电缆的长度。

      为保证接收器能恢复信号，对内偏移不应超过在HDMI规范中所定义的值。在HDMI 1.3中，接收连接器对内偏移的最大容许值为等于0.2Tcharacter+1.78ns，其中Tcharacter表示传输(10xTbit)一个字符的时间。例如，对于1Gbps的速率，Tcharacter=10ns，最大偏差是3.78ns。

      HDMI链路有三种工作周期：视频数据周期、数据隔离周期和控制周期。它在视频数据周期传送有效的视频，在数据隔离周期传输音频和辅助数据，传输时使用了一系列的数据包。在任何视频或数据周期之间，需要有控制周期。每个视频数据周期开始时，有一个紧随护带的前同步信号，针对从控制周期到视频周期的过渡，提供了非常稳定的指示。前同步是8个连续的预定义字符(10\'b1101010100 ， 10\'b0010101011 ， 10\'b0101010100 ，和10\'b1010101011)，护带是针对每个通道的2个连续的独特字符(通道1 ： 10b1011001100 ;通道2 ： 10b0100110011 ;通道3 ： 10b1011001100)。

图2：HDMI接收器使用前同步信号和一个护带来同步输入的数据。[page]

      使用DVI/HDMI实现系统

      DVI和HDMI的发送和接收接口通常用ASSP来实现。本文提出了一种采用FPGA的替代解决方案。采用FPGA实现DVI/HDMI接口具有以下优点：

(1)FPGA技术使得设计人员可以将ASSP串行/解串器(SERDES)与后端定制的特殊设计功能集成在一起，以节省电路板面积。

(2)通过尽可能少地使用元器件、降低成本和功耗来增加设计的可靠性。

(3)让设计者利用最新的技术，受益于先进的工艺技术。该标准在1999年批准后不久，开发了大量的离散DVI接口器件。由于这种制造技术是成熟的(主要是0.18微米)，因此更加昂贵。

(4) FPGA拥有宽的温度选择范围，具有针对工业和汽车的产品，而大多数离散的DVI和HDMI接口器件是专为消费市场而设计，往往只能在商业温度范围内工作。因此，对于在工业和汽车应用方面的嵌入式设计，这可能会是一个问题。

(5)FPGA设计是可移植的，使人们关注的产品使用寿命得到最大限度延长。大多数DVI器件是针对基于PC的应用，通常这些接口适合进一步集成至其他的ASSP。这种情况发生时，这些分立器件或许不再可用，因为制造商可能只愿意为个人电脑市场提供服务。

      所有这些因素使得FPGA解决方案更具有吸引力，而且这也是最前沿的技术。FPGA已被证明是一种有效的解决方案，它能够集成多种功能、缩短产品的上市时间并降低总的成本。此外，FPGA通常有很宽的温度范围，并有很长的产品生命周期。

      针对ECP2M和ECP3器件系列，莱迪思(Lattice)半导体公司最近推出了DVI/HDMI接口的参考设计。莱迪思半导体公司的ECP2M和ECP3系列是集成了SERDES的低功耗、低成本FPGA，拥有很宽的温度范围。这些器件具有高达16个通道的SERDES，可处理250Mbps～3.125Gbs的数据速率，且无过采样情况。DVI/HDMI是ECP2M和ECP3系列支持的模式之一，能够实现这个设计是因为莱迪思已对T M D S信号传输构建了一个独特的接口。在DVI/HDMI电缆中， T M D S信号是有一个外部时钟的源同步信号。莱迪思已开发出一种技术，利用ECP2M或ECP3中内置的SERDES恢复并产生针对T M D S的合适的数据和格式。这种实现是可能的，因为内置的SERDES有250Mb/s到3.2Gbp/s的宽动态范围。

      莱迪思的DVI/HDMI参考设计集成了发送和接收功能，使得用单芯片解决方案能够实现一些有趣的应用程序。例如，可以针对设计使用传输方向，从原来的7:1 LVDS显示驱动器转换至DVI。在接收端，用接收到的HDMI数据实现一个HDMI扩展器，然后将它格式化并通过另一种接口(如光纤或CAT5)送出。另一种应用是HD-SDI到DVI的转换，或反之亦然。针对图形叠加、画中画和分屏应用，HDCP协议的许可证可以进一步处理和管理音频和视频数据流。[page]

      基于ECP2M的接收功能实现

      DVI/HDMI参考设计有发送和接收功能。在接收端，ECP2M利用内置模块SERDES恢复T M D S信号，通过SERDES内的时钟和数据恢复(CDR)电路完成这个处理。CDR电路将每个串行的T M D S通道转换至10位，并将具有同步时钟的数据传送至FPGA接口，然后在FPGA中进行数据处理达到同步。这要求有三个级别的同步，分别是在本文中称为“字节对齐”的10位同步、通道调整、多通道对齐。文章的后面讨论这些步骤。接下来是自动检测正在运行的数据流的分辨率(480p、720p、1080p或1080i)，并调整物理编码子层(PCS)参数。当在这些分辨率之间动态切换时，应保证优化运行。针对发送端，没有必要进行字节和通道对齐。10位模式的PCS是用来使数据串行化，并与液晶显示屏通信。

      ECP2M/ECP3的CML SERDES输入(见图3的接收信号流)收到T M D S三个通道的信号(0、1，和2)数据。由于DVI/HDMI的信号不采用标准的8B/10B编码，SERDES后面的PCS设置成10位模式(旁路)。T M D S信号传输使用对本协议唯一的四个对齐的字符(不同于8B/10B方式)。串行器与SERDES的CDR传递10位的原始数据，FPGA进行字节对齐。DVI/HDMI链路连接能以多个不同的频率发送数据，自动检测逻辑被用来检测正在传送的是哪种分辨率，并配置PCS以便在SERDES锁相环中实现锁定。

图3：HDMI/DVI链路的原理框图。[page]

      接收同步

      一旦10位数据在FGPA中，执行上述定义的三个步骤(字节对齐、通道对齐、多通道对齐)是必须的 。字节对齐：设计确定在数据流的哪里是10位数据字节的开始和结束。在FPGA结构中使用有限状态机(FSM)来完成这一任务。把数据流的第一个和第二个10位组合在一起，形成一个20位的总线；然后分解至9位、10位总线。在这一阶段，数据与对齐的字符进行比较，当字符顺序发生了8次(称为单通道对齐)，同步信号有效。状态图如图4所示。

图4：接收同步的状态图。

      同步检测之后，对齐数据的字节写入FIFO。当所有三个通道都完成了“通道对齐”，就可以写入FIFO，至此通道对齐的任务就结束了。在这一阶段， FPGA将等待直到FIFO处于半满状态，并在同一时间(多通道对齐)对三个FIFO进行读操作 。这将保证三个通道对齐，并同步。[page]

      基于ECP2M的发送功能实现

      ECP2M传送锁相环有最佳的操作范围，预定义的范围为：Low、MedLow、 Med、MedHigh 和 High。通过SCI总线，所有这些范围在ECP2M中都是动态配置的。因为有各种各样的显示分辨率，针对理想的输出率，DVI/HDMI参考设计必须有SERDES组。例如，如果要求一个720p的HDMI显示，即742.5Mbps，SERDES PCS必须设置在适当的范围(MedLow)。显示的数据是放置在一个由DVI/HDMI参考设计定义的FIFO中。同步从三个T M D S的每个通道中读取数据，然后将FIFO的数据移至PCS，再用SERDES进行传输。PCS设置成10位模式，串行输出FIFO的数据。在这一阶段，采用合适的时钟，数据将被转换为新的T M D S 流，使接收器恢复信号，如果配上显示器，就会出现图像。具体原理见图5。

图5：DVI/HDM传输原理图。[page]

      系统演示和验证

      这个DVI/HDMI参考设计是经过检验和验证的，并遵守相关规范。莱迪思已经实现了DVI环回演示，展示了设计的功能。可用ECP2M50E-SEV SERDES评估板和其它硬件来进行演示，莱迪思半导体公司提供评估板和其他硬件。除了电路板之外，系统演示还需要DVI至SMA的接口卡、各种DVI和SMA电缆、一个DVI源和监视器。整个演示和测试设置如图6所示。

图6：DVI/HDMI参考设计的演示和测试设置。

      通过DVI至DVI或HDMI到DVI电缆，从笔记本电脑的接口得到DVI/HDMI数据流。DVI至SMA接口卡将转换为DVI连接器至SMA，可通过SMA电缆与评估板相连接。一旦信号到达FPGA，将进行处理并环回至TX SERDES通道。然后，通过SMA电缆传输数据送回到电路板上的SMA至DVI适配器，并最终在显示器上进行比较。ECP2M集成了用来接收和发送三个DVI T M D S数据流的代码。在FPGA内完成字节对齐和同步逻辑，并将数据存入FIFO。在传输方向，ECP2M从FIFO中取得数据，以10位的模式直接传送至SERDES。该设计确保可在FIFO中三个DVI/HDMI通道完全对齐。

      利用内置的SERDES和可以从莱迪思半导体公司得到的参考设计，ECP2M可以成功地实现接收和/或传送DVI/HDMI接口功能。通过使用FPGA技术和参考设计，设计人员能够很快地实现设计的其余部分，并无缝地连接到一个DVI/ HDMI接口，以满足他们自己的特殊要求。