三星3nm GAA芯片流片成功，性能优于台积电的3nm？

目前从全球范围来说，也就只有台积电和三星这两家能做到5纳米工艺以下了。

6月29日晚间，据外媒报道，三星宣布其基于栅极环绕型 (Gate-all-around，GAA) 晶体管架构的3nm工艺技术已经正式流片（Tape Out）。一直以来，三星与台积电一直在先进工艺上竞争，据介绍，与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%，而且GAA架构性能也优于台积电的3nm FinFET架构。

与Synopsys合作完成流片

要完成GAA架构，需要一套不同于台积电和英特尔使用的 FinFET 晶体管结构的设计和认证工具，因此三星与新思科技（Synopsys）合作，采用了Fusion Design Platform的物理设计套件（PDK）。三星早在2019年5月就公布了3nm GAA工艺的物理设计套件标准，并 2020 年通过工艺技术认证，这次双方联合验证了该工艺的设计、生产流程。

流片也是由Synopsys 和三星代工厂合作完成的，旨在加速为 GAA 流程提供高度优化的参考方法。

参考设计流程包括一个集成的、支持golden-signoff的 RTL 到 GDSII 设计流程以及golden-signoff产品。设计流程还包括对复杂布局方法和布局规划规则、新布线规则和增加的可变性的支持。该流程基于单个数据模型并使用通用优化架构，而不是组合点工具，针对的是希望将 3nm GAA 工艺用于高性能计算 (HPC)、5G、移动和高级人工智能 (AI) 应用中的芯片的客户。

三星代工设计技术团队副总裁 Sangyun Kim 表示：“三星代工是推动下一阶段行业创新的核心，我们不断进行基于工艺技术的发展，以满足专业和广泛市场应用不断增长的需求。三星电子最新的、先进的 3nm GAA 工艺受益于我们与 Synopsys 的合作，Fusion Design Platform 的快速完成也令3nm 工艺的承诺可以达成，这一切都证明了关键联盟的重要性和优点。”

三星、Synopsys并没有透露这次验证的3nm GAA芯片的详情，只是表示，GAA 架构改进了静电特性，从而提高了性能并降低了功耗，可满足某些栅极宽度的需求。这主要表现在同等尺寸结构下，GAA 的沟道控制能力强化，尺寸进一步微缩更有可能性。与完善的电压阈值调谐一起使用，这提供了更多方法来优化功率、性能或面积 (PPA) 的设计。

Synopsys 数字设计部总经理 Shankar Krishnamoorthy 表示：“GAA 晶体管结构标志着工艺技术进步的一个关键转折点，这对于保持下一波超大规模创新所需的策略至关重要。” “我们与三星代工厂的战略合作支持共同交付一流的技术和解决方案，确保这些扩展趋势的延续以及这些为更广泛的半导体行业提供的相关机会。”

Synopsys 的Fusion 设计平台包括用于数字设计的 Fusion Compiler、IC Compiler II 布局布线和 Design Compiler RTL 综合、PrimeTime 时序签核、StarRC 提取签核、IC Validator 物理签核和 SiliconSmart 库表征。

3nm GAA工艺流片意味着该工艺量产又近了一步，不过最终的进度依然不好说，三星最早说在2021年就能量产，后来推迟到2022年，但是从现在的情况来看，明年台积电3nm工艺量产时，三星的3nm恐怕还没准备好，依然要晚一些。

三星台积电，切入GAA的时间点不同

3 纳米 GAA 工艺技术有两种架构，就是 3GAAE 和 3GAAP。这是两款以纳米片的结构设计，鳍中有多个横向带状线。这种纳米片设计已被研究机构 IMEC 当作 FinFET 架构后续产品进行大量研究，并由 IBM 与三星和格芯（Globalfoundries）合作发展。三星指出，此技术具高度可制造性，因利用约 90% FinFET 制造技术与设备，只需少量修改的光罩即可。另出色的栅极可控性，比三星原本 FinFET 技术高 31%，且纳米片信道宽度可直接图像化改变，设计更有灵活性。

对台积电而言，GAAFET（Gate-all-around FETs）仍是未来发展路线。N3 技术节点，尤其可能是 N2 节点使用 GAA 架构。目前正进行先进材料和晶体管结构的先导研究模式，另先进 CMOS 研究，台积电 3 纳米和 2 纳米 CMOS 节点顺利进行中。台积电还加强先导性研发工作，重点放在 2 纳米以外节点，以及 3D 晶体管、新内存、low-R interconnect 等领域，有望为许多技术平台奠定生产基础。台积电正在扩大 Fab 12 的研发能力，目前 Fab 12 正在研究开发 N3、N2 甚至更高阶工艺节点。