创意电子宣布 GLink-3D DoD 接口IP将采用台积电先进工艺和封装

先进定制化IC领导厂商创意电子 (Global Unichip Corp.) 宣布 GLink-3D 晶粒堆叠 (Die-on-Die, DoD) 接口 IP 将采用台积电的 5 纳米和 6 纳米工艺以及 3DFabric先进封装技术，为人工智能 (AI)、高性能运算 (HPC) 和网络 (Networking) 应用打造全方位3D 解决方案。

人工智能、高性能运算和网络应用对内存需求正在快速增长，而 SRAM 与逻辑单元的面积比率也与日俱增。从 7 纳米微缩至 5 纳米和 3 纳米工艺节点时，逻辑单元的密度和效能均有所提升，但是SRAM 则变化不大。将 SRAM与逻辑单元去整合化之后，就能在效率最高的工艺节点上分别设计所需的 SRAM 和逻辑单元。只要使用台积电的 3DFabric 封装技术，即可在互连和 I/O 晶粒的上方或下方，堆叠多层 CPU 和 SRAM (快取、封包缓冲区) 晶粒。能够实现这种可扩充的 SRAM 和模块化运算应用，靠的就是创意电子 GLink-3D 的高带宽、低延迟、低功耗，以及 3D 堆叠晶粒之间的单点对多点接口。CPU、SRAM和 I/O (SerDes、HBM、DDR) 晶粒可分别在效率最高的工艺节点中导入，只要堆叠组装不同的晶粒组合，即可满足不同市场区隔的需求。系统启动时除了会识别已堆叠组装的 SRAM 和 CPU 晶粒，同时也会分配每一晶粒 ID，定义可用的内存空间和运算资源，并启用与堆叠晶粒相连的单点对多点 GLink-3D 界面。

台积电的 3DFabric SoIC 平台技术可进一步提升连接效率，相较于同类最佳的 2.5D 接口 GLink 2.0 (已于 2020 年 12 月流片)，GLink-3D 的带宽密度提高 6倍、延迟降低 6 倍，功耗则降低 2 倍。多个3D堆叠晶粒可以透过GLink-2.5D 互连并使用CoWoS和 InFO_oS 封装技术，即可与 HBM 内存组装在一起。

创意电子总经理陈超乾博士表示，“创意电子拥有业界一流、完成硅验证的丰富 HBM2E/3 物理层、控制器及 GLink-2.5D IP 产品组合，GLink-3D 则是新加入的生力军。创意电子提供一站式服务，含括 CoWoS、InFO_oS、3DIC 专业知识、封装设计、电气和热模拟、DFT 以及生产测试，使我们的 ASIC 客户能够缩短设计周期，并快速进入量产。”

创意电子技术长 Igor Elkanovich 表示，“3D 晶粒堆叠技术将彻底革新我们设计人工智能、高性能运算和网络处理器的方式。晶粒间的接口不必再局限于晶粒边界，而是可以恰好位于处理器需要连接至 SRAM 和其他 CPU 的位置。3DFabric 和 GLink-3D 连手为新一代的处理器奠定了基础。当每个组件都能使用效率最高的工艺节点制造时，就能同时实现可弹性扩充的超强处理能力，以及大容量、高带宽且低延迟的内存。”

GLink-3D 的主要特点：

˙支持台积电 5 纳米和 6 纳米工艺节点的系统整合芯片 (SoIC) 堆叠

˙单点对多点接口，可让主晶粒同时与多个堆叠晶粒相连

˙稳健的全双工流量 (每平方毫米 9Tbps)

˙速度：每通道 5.0 Gbps

˙极短的端对端延迟 (2ns) 和低功耗设计 (0.2pJ/bit)

˙单一电源电压 0.75V ± 10%

若要进一步了解创意电子的 HBM、GLink-2.5D/3D IP 产品组合和 InFO/CoWoS/SoIC 全方位解决方案，请联络您的创意电子销售代表，或寄送电子邮件至 guc_sales@guc-asic.com